先進封裝技術的發展趨勢可以分解為3個分向量：1）功能多樣化：封裝對象從最初的單裸片向多裸片發展，一個封裝下可能有多種不同功能的裸片；2）連接多樣化：封裝下的內部互連技術不斷多樣化，從凸塊（Bumping）到嵌入式互連，連接的密度不斷提升；3）堆疊多樣化：器件排列已經從平面逐漸走向立體，通過組合不同的互連方式構建豐富的堆疊拓撲。先進封裝技術的發展延伸和拓展了封裝的概念，從晶圓到系統均可用“封裝”描述集成化的處理工藝。

Bumping（凸塊），邁向先進封裝第一步：Bumping工藝的雛形是倒裝芯片所需的焊球，而倒裝芯片一定程度上替代了引線鍵合，為此后產生的多種封裝形式提供了基礎。Bumping在產業鏈中的位置介于前道晶圓制造和后道封裝測試之間，因而被稱作“中道”制造。隨著高密度芯片需求的不斷擴大帶來倒裝需求的增長，Bumping的需求將不斷提升。目前國內主要封測廠商如長電科技（長電先進）、通富微電、華天科技（華天昆山）、晶方科技等都已具備Bumping制造能力。

TSV（硅通孔）實現立體集成：TSV（Through Silicon Via, 硅通孔）主要用于立體封裝，在垂直方向上為芯片起到電氣延伸和互連的作用。直接互聯上下兩片結構相同的芯片能夠實現大帶寬、低時延的數據傳輸，一定程度上消除了芯片外存儲器件總線速度慢、功耗高的缺點。這一特性與存儲器行業的需求不謀而合，因此TSV大量應用于高端Flash和DRAM堆疊中。因此，就存儲器而言，TSV已從封裝技術變為整顆芯片制造過程中的重要組成部分。

RDL（重布線層）助力晶圓級封裝：RDL（Re-distributed layer）主要為2D平面上的芯片電氣延伸與互連提供媒介。RDL在WLP（Wafer Level Package，晶圓級封裝）和立體堆疊封裝中有廣泛的應用。根據重布凸點的位置，RDL可分為扇入型（Fan-In）和扇出型（Fan-Out）。扇入型封裝是將線路集中在芯片內部，主要用于低I/O節點數量和較小裸片工藝中；扇出型封裝技術采用在芯片尺寸以外的區域做I/O接點布線設計以提高I/O接點的數量。

Interposer（中介層），堆疊封裝的連接平臺：Interposer是封裝中多芯片模塊或電路板傳遞電信號的一層平臺，通過引線/凸塊/TSV實現電氣連接。中介層可以由硅和有機材料制成，充當多顆裸片和電路板之間的橋梁，完成異質集成封裝。Interposer具有較高的細間距I/O密度和TSV形成能力，在2.5D和3D IC芯片封裝中扮演著關鍵角色。與RDL用于單顆芯片的重布線不同的是，Interposer主要用于連接多顆芯片與下方基板。

WLP（晶圓級封裝）：晶圓級封裝與傳統封裝不同點在于切割晶圓與封裝的先后順序。傳統封裝工藝步驟中，封裝要在裸片切割分片后進行，而晶圓級封裝是先進行封裝再切割。晶圓級封裝能明顯縮小芯片封裝后的大小，契合了消費類移動設備，尤其是手機，對于內部高密度空間的需求；此外還能提升了數據傳輸的速度與穩定性。

3D IC（立體封裝）：3與2.5D不同的是，3D通常含有芯片或器件之間的堆疊。在高性能計算芯片中，通過3D堆疊技術可以擴大內存芯片的容量、提升傳輸帶寬，同時由于堆疊中引線的減少，大大降低了消芯片中因數據傳輸造成的不必要的能量損耗，因此采用TSV工藝的3D IC大量運用于存儲器（SRAM、DRAM、Flash）、GPU、CPU中。

Chiplet（芯粒）：Chiplet是將單顆SOC芯片的各功能區分解成多顆獨立的芯片，并通過封裝重新組成一個完整的系統。與SoC芯片相比，采用Chiplet模式的優勢有：1）單顆芯片面積較小，可提高制造良率；2）可實現異構集成。Chiplet的本質是硅片級別的IP復用。IP指芯片中特定的功能模塊，可以直接移植到設計和制造中。通常來說，IP分為軟、固、硬三類，對應VHDL硬件設計語言、門級網表、掩膜三種形態。Chiplet的出現，使得特定功能的IP不再局限于上述三種類型的交易、使用、制造，也可以通過直接購買晶圓進行封裝和測試，讓IP有了第四種形態，硅片。芯片設計公司可以按模塊根據性價比選擇所需工藝制程（包括第三方芯片），在研發上也可以減少重復支出，從而實現更好的成本控制和更快的上市時間（Time to market）。Chiplet還擁有較大的成本優勢。Chiplet的成本優勢主要體現在兩方面：1）異質集成允許在一部分功能模塊使用成熟制程，而只在與性能高度相關的部分使用先進制程，從而降低整體成本；2）相同制程下，1塊面積為S、包含T顆晶體管的裸片成本遠高于N塊面積S/N、包含T/N顆晶體管的裸片成本之和，此外，面積的減小也隨之帶來裸片良率的提升，進一步減少成本。目前在Chiplet領域已有成熟產品的主要是AMD和英特爾，其中，AMD產品化進度較快。Chiplet給全產業鏈提供了新的發展機遇：1）芯片設計企業能夠通過利用“硅片級IP”減少流片費用，降低芯片設計門檻；2）IP授權商有升級為Chiplet供應商的機會，從而提升IP的價值并有效降低芯片客戶的設計成本；3）芯片制造與封裝環節標準化程度大大提升，能夠通過增設定制化服務以Chiplet取代傳統ASIC模式，降低生產驗證周期，提升晶圓廠和封裝廠的產線利用率；4）標準與生態方面，我們認為Chiplet的普及將提高全產業鏈的標準化程度，有望建立起可互操作的組件、協議和軟件生態。

SiP（系統級封裝）：SiP也可與SoC芯片相對應，SiP與SoC的本質區別在于功能分塊的實現方式不同。SoC芯片是從設計角度出發，將系統所需的功能區高度集中到一顆芯片上，功能的實現通過IP核實現；而SiP是從封裝的角度出發實現功能分區和系統集成。具體來看，SiP是將多個具有不同功能的有源電子元件（通常是裸芯片）、無源器件及其他器件（MEMS或光學器件等）構成一個系統或子系統，并將多個系統組裝到一個封裝體內部，使其成為一個可以實現一定功能的單體封裝件。從連接方式上看，倒裝、扇出型和嵌入式（Embedded Die）是實現SiP的三條常見技術路線。SiP能夠很好兼顧性能與空間，具有較高靈活性。SiP可以實現終端電子產品的輕薄短小、多功能、低功耗等特性要求，同時封裝級別元件的集成相比于Chiplet和SoC有更高的靈活性。以Apple Watch S4為例，SiP技術使其封裝面積從94.6mm2減小37%至59.94mm2（根據Yole）。因此，SiP在消費電子、可穿戴設備等輕巧型產品中大量應用。SiP現有商業模式下產業鏈分工較為明顯，但存在潛在OSAT SiP和晶圓廠SiP模式。

三、先進芯片封裝清洗：

合明科技研發的水基清洗劑配合合適的清洗工藝能為芯片封裝前提供潔凈的界面條件。

水基清洗的工藝和設備配置選擇對清洗精密器件尤其重要，一旦選定，就會作為一個長期的使用和運行方式。水基清洗劑必須滿足清洗、漂洗、干燥的全工藝流程。

污染物有多種，可歸納為離子型和非離子型兩大類。離子型污染物接觸到環境中的濕氣，通電后發生電化學遷移，形成樹枝狀結構體，造成低電阻通路，破壞了電路板功能。非離子型污染物可穿透PC B 的絕緣層，在PCB板表層下生長枝晶。除了離子型和非離子型污染物，還有粒狀污染物，例如焊料球、焊料槽內的浮點、灰塵、塵埃等，這些污染物會導致焊點質量降低、焊接時焊點拉尖、產生氣孔、短路等等多種不良現象。

這么多污染物，到底哪些才是最備受關注的呢？助焊劑或錫膏普遍應用于回流焊和波峰焊工藝中，它們主要由溶劑、潤濕劑、樹脂、緩蝕劑和活化劑等多種成分，焊后必然存在熱改性生成物，這些物質在所有污染物中的占據主導，從產品失效情況來而言，焊后殘余物是影響產品質量最主要的影響因素，離子型殘留物易引起電遷移使絕緣電阻下降，松香樹脂殘留物易吸附灰塵或雜質引發接觸電阻增大，嚴重者導致開路失效，因此焊后必須進行嚴格的清洗，才能保障電路板的質量。

合明科技運用自身原創的產品技術，滿足芯片封裝工藝制程清洗的高難度技術要求，打破國外廠商在行業中的壟斷地位，為芯片封裝材料全面國產自主提供強有力的支持。

推薦使用合明科技水基清洗劑產品。